携帯電話やデジタルカメラを中心とするモバイル機器やノートパソコン等では小型・高機能化が特に著しい分野であり、ＶＣＯ、ＲＦモジュール、ＰＡなどで更なる部品のダウンサイジング要求が強まってきている。
　 これに呼応して、ＫＯＡではこれらの 携帯機器を中心とした小型・薄型・ 低背化の要求に対応するべく、いち早く業界最小となる０４０２タイプチップ抵抗器を開発し､他に先駆けて２００１年のＣＥＡＴＥＣ　ＪＡＰＡＮで世に問いかけた。（写真−１，図−２）

　０４０２チップ抵抗器の仕様は、抵抗値範囲は１０Ω〜１ＭΩをカバー（Ｅ２４）し、抵抗温度係数は±２５０ｐｐｍ／Ｋ、定格電力０．０３Ｗである。
（表−１）

　チップ寸法は、０．４ｍｍ×０．２ｍｍ×０．１２ｍｍ（Ｌ×Ｗ×ｔ）と極小サイズであり、占有面積は、０６０３チップ抵抗器に比して約５０％削減することができる。
（図−３）
　抵抗体材料は、メタルグレーズ系厚膜材料を使用しておリ、耐候性、耐久性に優れている。

　　ただし、この商品は単なる従来のチップ抵抗器のダウンサイジングにより実現されたものではない。我々が、 これまでの小型化の限界を打ち破るべく、 いくつかの技術のブレイクスルーとノウハウの集結によって誕生させたものである。
　 以下に、今回の超小型チップ抵抗器製品化におけるキーポイントを述べる。

　厚膜のチップ抵抗器は、セラミック基板上に内部導体である銀系の電極及びグレーズ系の抵抗体を形成し、一定の焼成温度にて複数回の焼成工程を経て、所定の電気特性を得る製品である。

　従来製品よりさらに電極、抵抗体の形成面積が制限される中で、所定の特性を得るためには、抵抗体の体積、電極間距離を一定化することが必要である。我々は、最適設計のためにシミュレーション技術を活用し、導体、抵抗体、保護コート等における各設計パターンの最適化とファイン化を行い、それらを再現性高く得ることができる独自の微細パターン印刷技術を確立した。

　また、パターン皮膜の焼成工程では、成膜された各パターンが個別の収縮挙動を見せる。パターンの小型化が進むことにより、皮膜内に残る残留応力が製品特性に大きく影響を与えることを確認した我々は、チップ抵抗器皮膜内の残留応力を制御する焼成プロファイルを確立し、維持管理している。

　さらに、他にも厳しい寸法精度を実現するために、従来までのチョコレートブレイク方式から、新たに他の製品等で培ってきたダイシング方式を応用した分割技術を開発し、高寸法精度と高い製品形状の安定性を実現した。このダイシング方式では、基板へのストレスによるクラック発生、ダイシングブレードの磨耗、製品固定の段取り時間等、従来のダイシング方式での諸課題を独自技術で解決し、高寸法精度、高品質と大幅な生産性向上を実現している。（図−４）

　さらに、端面電極付与においては薄膜技術を活用、電極メッキでは、従来のバレルメッキ方式とは全く異なる新方式のメッキ工法を採用するなど、数々の技術課題をブレイクスルーすると共に、これらの新規技術を長年の製造技術と融合させ製品化を実現した。